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CLK、fM_8、TD-21、2COUNT都是合法的标志符。()

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第1题

8、基于initial语句产生普通时钟信号， parameter clk_period = 10; reg clk; initial begin clk = 0; ________________; end

A.always #(clk_period/2) clk = ~clk

B.forever #(clk_period/2) clk = ~clk

C.always #(clk_period) clk = ~clk

D.forever #(clk_period) clk = ~clk

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第2题

8253工作在方式0时，输出负脉冲的宽度等于______。

A.1个CLK脉冲宽度

B.2个CLK脉冲宽度

C.N个CLK脉冲宽度

D.N+1个CLK脉冲宽度

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第3题

Clk时钟信号可以用芯片生成一部分。

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第4题

D锁存器在什么情况下置状态“1”？

A.CLK=0 D=0

B.CLK=0 D=1

C.CLK=1 D=0

D.CLK=1 D=1

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第5题

基于initial语句产生普通时钟信号， parameter clk_period = 10; reg clk; initial begin clk = 0; ________________; end

A.always #(clk_period/2) clk = ~clk

B.forever #(clk_period/2) clk = ~clk

C.always #(clk_period) clk = ~clk

D.forever #(clk_period) clk = ~clk

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第6题

8、基于initial语句产生普通时钟信号， parameter clk_period = 10; reg clk; initial begin clk = 0; ________________; end

A.always #(clk_period/2) clk = ~clk

B.forever #(clk_period/2) clk = ~clk

C.always #(clk_period) clk = ~clk

D.forever #(clk_period) clk = ~clk

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第7题

基于initial语句产生普通时钟信号， parameter clk_period = 10; reg clk; initial begin clk = 0; ________________; end

A.always #(clk_period/2) clk = ~clk

B.forever #(clk_period/2) clk = ~clk

C.always #(clk_period) clk = ~clk

D.forever #(clk_period) clk = ~clk

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第8题

基于initial语句产生普通时钟信号， parameter clk_period = 10; reg clk; initial begin clk = 0; ________________; end

A.always #(clk_period/2) clk = ~clk

B.forever #(clk_period/2) clk = ~clk

C.always #(clk_period) clk = ~clk

D.forever #(clk_period) clk = ~clk

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第9题

3、下列哪一个表述是正确：

A.always@(posedge CLK or RST)

B.always@(posedge CLK or negedge RST or A)

C.always@(posedge CLK or D or Q)

D.always@(posedge CLK or negedge RST)

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第10题

8253－5工作于方式3时，当计数值为一奇数时，则输出信号的低电平比高电平持续时间（)

A.少2个CLK周期

B.少一个CLK周期

C.多2个CLK周期

D.多一个CLK周期

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